The Processor : Pipeline Datapath by Sangkirthana D/O Mahaletchnan

Single-cycle datapath(without pipeline) 

v Setiap langkah arahan dapat dirangka ke datapath dari kiri ke kanan.

v kini PC dan write-back step,

v  seperti yang ditunjukkan dalam warna, yang menghantar sama ada hasil ALU atau data dari ingatan ke kiri hendaklah ditulis dalam fail register.

Pipeline Version of Datapath

v Menambah register di antara setiap peringkat  pipeline datatype

v Register dinamakan

Ø IF/ID

Ø ID/EX

Ø EX/MEM

Ø MEM/WB

v Register tidak diperlukan selepas peringkat WB, kerana selepas WB arahan telah selesai.

v Semua data yang diperlukan mestilah disimpan di pipeline register

v Rd field of instruction word, diambil dari pringkat pertama iaitu IF untuk menentukan register destination, tetapi tidak akan dikemaskini hingga peringkat kelima iaitu WB

v Oleh itu, rd field mestilah melalui semua peringkat pipeline.(spt yg ditunjukkan dalam warna merah).

v Notis bahawa, ia tidak boleh menyimpan “instruction register” kerana pipelined machine perlu fetch maklumat baru dalam setiap clock cycle.

v  Control signals dengan cara yang sama seperti single-cycle Processor selepas instruction  fetched,  processor decodes dan menghasilkan  nilai appropriate control.

v  Tetapi , beberapa control signals tidak diperlukan hingga beberapa peringkat dan clock cycle.

v  Signals ini mesti menjadi propagated melalui pipeline hingga  sampai peringkat yang betul.

v Boleh memindahkan mereka ke pipeline registers bersama dengan data lain .

v  Control signals boleh dikategorikan kepada peringkat pipeline memgunakan mereka.